Začnite s projektiranjem vezij s Verilogom

Razkritje: Vaša podpora pomaga pri vzdrževanju spletnega mesta! Za nekatere storitve, ki jih priporočamo na tej strani, zaslužimo naročnino.

Verilog je jezik opisovanja strojne opreme (HDL). To je podobno programskemu jeziku, vendar ne povsem enaka stvar. Medtem ko se za izdelavo programske opreme uporablja programski jezik, se opisuje strojni opisni opis za opis ravnanja digitalnih logičnih vezij. Se pravi, HDL se uporablja za oblikovanje računalniških čipov: procesorji, procesorji, matične plošče in podobno digitalno vezje.

Verilog Zgodovina

Verilog je bil eden prvih modernih HDL-jev. Bilo je več prejšnjih HDL-jev, ki segajo v šestdeseta leta prejšnjega stoletja, vendar so bili razmeroma omejeni. Do Veriloga (in njegovega tesnega konkurenta VHDL) je bila večina načrtovanja vezja narejena predvsem ročno, prevajanje vedenja, ki je bilo določeno v uradnem opisu strojne opreme, v osnutek načrtov vezja.

Verilog se je začel v začetku osemdesetih let kot lastniški (zaprti izvorni) jezik za simulacijo strojne opreme – deloma za izvajanje preverjanja strojne opreme. (Ime je kombinacija “preverjanja” in “logike.”) Dizajn je vključeval ideje iz drugih HDL-jev (večinoma HiLo) in tudi iz programskih jezikov (večinoma C). Ko so ljudje začeli uporabljati jezik, je bilo jasno, da ga je mogoče uporabiti za oblikovanje nove strojne opreme. To je zahtevalo načrtovanje orodij za sintezo strojne opreme, ki bi lahko logiko HDL modula prevedli v fizično zasnovo.

Leta 1990 se je družba, ki je imela v lasti Verilog (Cadence), odločila, da bo odprla izvorni jezik. Pravice so prenesle na novo neprofitno organizacijo, imenovano Open Verilog International (ki se je pozneje združila z enakovredno organizacijo za VHDL in ustanovila Accellera). Prodajalci strojne opreme so hitro začeli spreminjati in razširjati Verilog za svoje namene in ustvarili na desetine rahlo nezdružljivih različic. OVI je od IEEEe zaprosil za standardizacijo jezika, kar je storil leta 1995. IEEE je še naprej verodostojno telo za standarde za jezik verilog, Accellera pa je glavno gonilo jezikovnega razvoja.

Verilog se je v zadnjih treh desetletjih zelo spremenil. Pred standardizacijo je vsaka nova različica Cadence uvedla veliko število novih funkcij. Ker je standard prevzel IEEE, so bile tri jezikovne specifikacije – zadnja leta 2005.

Družina Verilog

Poleg osnovnega jezika verilog obstajata dva glavna člana družine Verilog.

  • SystemVerilogis je nabor verig Verilog, ki doda popoln jezik za preverjanje strojne opreme.
  • Verilog-AMS je izpeljanka Veriloga, ki dodaja funkcije za opis analognih in mešanih signalov.

Verilog sintakse in primeri

Skladnja in struktura Veriloga sta zelo podobni C. Glavna razlika je v tem, da vključuje strukture in operaterje za opisovanje podrobnosti o strojni opremi.

Nekatere stvari so v verilogu bolj jasne – na primer čas razširjanja in jakost signala – ki se v jezikih, kot je C, v resnici ne obravnavajo..

Druge stvari so pravzaprav nekoliko abstrahirane, kot so flip-flops (izmenjava vrednosti dveh spremenljivk), ki jih je mogoče prikazati v Verilogu, ne da bi bilo treba začasno dodeliti ad-hoc spremenljivkam. V naslednjem primeru se vrednosti v spremenljivkah x in y zamenjajo:

začeti
x <= y;
y <= x;
konec

Da bi vas malce začutili jezik, tukaj so trije primeri istega multipleksnega postopka. Vsi ti signale združujejo iz dveh vhodov v en izhod.

Primer: Nenehna dodelitev

žice;
dodeliti = sel? a: b;

Primer: Postopek

reg out;
vedno @ (a ali b ali sel)
začeti
primer (sel)
1’b0: ven = b;
1’b1: ven = a;
endcase
konec

Primer: If-Else

reg out;
vedno @ (a ali b ali sel)
če (sel)
ven = a;
drugače
ven = b;

Besedna beseda tvori neskončno zanko. Ko je dodan operater @ (), se ena iteracija zanke zgodi, kadar se poimenovane vrednosti spremenijo.

Viri verilog

Ker Verilog ni tradicionalni programski jezik programske opreme, so viri bolj osredotočeni na knjige. Smo pa sestavili tudi nekaj najboljših spletnih virov.

Spletni viri

  • Vadnice
    • Vadnica za verilog iz sveta Asic World: informacije so odlične, zlasti za tiste, ki potrebujejo vadbo o začetni ravni. Toda njegovo grozno zasnovo boste morali prezreti.
    • Verilog Primer: spletna knjiga s štirimi poglavji z golimi kostmi, ki poskuša na Verilogu predstaviti “samo dejstva”. Zelo dobro za to, da se ne znaš zbegati.
    • Uvod v Verilog: brezplačni tečaj z devetimi poglavji.
  • Orodja
    • VeriPool: brezplačna programska orodja za razvoj veriloga.
    • Verilog Online Simulator: brezplačni tolmač Verilog.

Knjige

Za razliko od priljubljenih jezikov za razvoj programske opreme, za Verilog le ni veliko spletnih virov in vadnic. Če se želite naučiti jezika, boste morali pridobiti nekaj fizičnih knjig.

Uvodne knjige

To je za ljudi, ki se šele začnejo učiti Verilog.

  • Uvod v Verilog: ena boljših knjig, ki so na voljo samo za začetek.
  • Osnove digitalne logike z modelom Verilog: uvod v temo, ki je napisana in zasnovana kot učbenik za tečaj na visoki šoli. Vgrajuje programsko opremo CAD (računalniško podprto oblikovanje) za prevajanje Veriloga v oblikovanje fizičnih vezij in dokumentira, kako resnični čipi dejansko delujejo.
  • Verilog s primerom: Jedrnat uvod za FPGA Design: FPGA je Field Programmable Gate Array, vrsta integriranega vezja, ki se lahko programira po izdelavi (in reprogramiranju). To združuje hitrost neposredne strojne implementacije (kot v ASIC) in fleksibilnost programskega programiranja. Verilog se lahko uporablja za programiranje FPGA (v resnici, če šele začnete, je veliko večja verjetnost, da boste svoje modele lahko izvajali na FPGA kot na ASIC, ki bi jih morali izdelati po meri). Ta knjiga ponuja trden uvod v to temo.
  • Digitalno oblikovanje (Verilog): Vgrajeni sistemski pristop z uporabo Veriloga: še en učbenik na kolegiju z uvodnimi informacijami o Verilogu, ta s poudarkom na oblikovanju vgrajenih sistemov (kjer bi najverjetneje morali oblikovati nove slike FPGA v resnični svet).
  • Digitalni dizajn: Uvod v verigo HDL Verilog
  • Osnove digitalnega oblikovanja in verilog HDL
  • Verilog HDL sinteza, praktičen primer
  • SystemVerilog for Design, druga izdaja: Vodnik za uporabo SystemVerilog za oblikovanje in modeliranje strojne opreme

Vmesne in napredne knjige

Knjige za ljudi, ki Verilog že poznajo in si želijo zvišati raven znanja.

  • Verilog in SystemVerilog Gotchas: 101 pogoste napake v kodiranju in kako se jim izogniti: zelo priporočljiva knjiga za vmesne verilogske programerje, ki želijo postati strokovnjaki.
  • Knjižnica Verilog Designer’s Library: nekakšna knjiga receptov Verilog za delujoče Verilogove razvijalce.
  • Napredna zasnova čipov, praktični primeri v verilogu: ena izmed novejših dodatkov kanona Verilog, je ta knjiga iz leta 2013 poglobljen pogled na oblikovanje čipov mojstra obrti.
  • Digitalna logika RTL & Verilog Intervju Vprašanja

Knjige samo o sistemu Verilog

  • UVM Primer: korak za korakom uvod v univerzalno metodologijo preverjanja
  • SystemVerilog za preverjanje: Priročnik za učenje jezikovnih funkcij testnega bencina
  • Trditve SystemVerilog in funkcionalno zajetje: Vodnik po jeziku, metodologiji in aplikacijah

Alternativa Verilogu

Verilog je eden izmed dveh najpogosteje uporabljenih jezikov za opis strojne opreme. Drugi je VHDL. Poleg tega se C ++ lahko uporablja tudi kot HDL in HVL, čeprav večinoma samo za vedenjsko zasnovo na visoki ravni. Večina resnih razvijalcev strojne opreme dobro govori vse tri, skupaj z glavnimi jeziki operacijskega sistema na nizki ravni, kot je C.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me